数字调制解调技术的MATLAB与FPGA实现——Altera pdf下载

第1章 数字通信及FPGA概述
1.1 数字通信系统概述
1.1.1 数字通信的一般处理流程
1.1.2 本书讨论的通信系统模型
1.1.3 数字通信的特点及优势
1.1.4 数字通信的发展概述
1.2 数字通信中的几个基本概念
1.2.1 与频谱相关的概念
1.2.2 带宽是如何定义的
1.2.3 采样与频谱搬移
1.2.4 噪声与信噪比
1.3 FPGA的基础知识
1.3.1 从晶体管到FPGA
1.3.2 FPGA的发展趋势
1.3.3 FPGA的组成结构
1.3.4 FPGA的工作原理
1.4 FPGA与其他处理平台的比较
1.4.1 ASIC、DSP及ARM的特点
1.4.2 FPGA的特点及优势
1.5 Altera器件简介
1.6 小结
参考文献

第2章 设计语言及环境介绍
2.1 HDL语言简介
2.1.1 HDL语言的特点及优势
2.1.2 选择VHDL还是Verilog
2.2 VerilogHDL语言基础
2.2.1 VerilogHDL语言特点
2.2.2 VerilogHDL程序结构
2.3 FPGA开发工具及设计流程
2.3.1 QuartusII开发套件
2.3.2 ModelSim仿真软件
2.3.3 FPGA设计流程
2.4 MATLAB软件
2.4.1 MATLAB软件简介
2.4.2 常用的信号处理函数
2.5 MATLAB与Quartus的数据交换
2.6 小结
参考文献

第3章 FPGA实现数字信号处理基础
3.1 FPGA中数的表示
3.1.1 莱布尼兹与二进制
3.1.2 定点数表示
3.1.3 浮点数表示
3.2 FPGA中数的运算
3.2.1 加/减法运算
3.2.2 乘法运算
3.2.3 除法运算
3.2.4 有效数据位的计算
3.3 有限字长效应
3.3.1 字长效应的产生因素
3.3.2 A/D转换的字长效应
3.3.3 系统运算中的字长效应
3.4 FPGA中的常用处理模块
3.4.1 加法器模块
3.4.2 乘法器模块
3.4.3 除法器模块
3.4.4 浮点运算模块
3.5 小结
参考文献

第4章 滤波器的MATLAB与FPGA实现
4.1 滤波器概述
4.1.1 滤波器的分类
4.1.2 滤波器的特征参数
4.2 FIR与IIR滤波器的原理
4.2.1 FIR滤波器原理
4.2.2 IIR滤波器原理
4.2.3 IIR与FIR滤波器的比较
4.3 FIR滤波器的MATLAB设计
4.3.1 采用fir1函数设计
4.3.2 采用kaiserord函数设计
4.3.3 采用fir2函数设计
4.3.4 采用firpm函数设计
4.4 IIR滤波器的MATLAB设计
4.4.1 采用butter函数设计
4.4.2 采用cheby1函数设计
4.4.3 采用cheby2函数设计
4.4.4 采用ellip函数设计
4.4.5 采用yulewalk函数设计
4.4.6 几种设计函数的比较
4.5 FIR滤波器的FPGA实现
4.5.1 FIR滤波器的实现结构
4.5.2 采用IP核实现FIR滤波器
4.5.3 MATLAB仿真测试数据
4.5.4 测试激励的VerilogHDL设计
4.5.5 FPGA实现后的仿真测试
4.6 IIR滤波器的FPGA实现
4.6.1 IIR滤波器的结构形式
4.6.2 量化级联型结构的系数
4.6.3 级联型结构的FPGA实现
4.6.4 FPGA实现后的测试仿真
4.7 小结
参考文献

第5章 ASK调制解调技术的实现
5.1 ASK信号的调制解调原理
5.1.1 二进制振幅调制信号的产生
5.1.2 二进制振幅调制信号的解调
5.1.3 二进制振幅调制系统的性能
5.1.4 多进制振幅调制
5.2 ASK调制信号的MATLAB仿真
5.3 ASK调制信号的FPGA实现
5.3.1 FPGA实现模型及参数说明
5.3.2 ASK调制信号的VerilogHDL设计
5.3.3 FPGA实现后的仿真测试
5.4 ASK解调技术的MATLAB仿真
5.5 ASK解调技术的FPGA实现
5.5.1 FPGA实现模型及参数说明
5.5.2 ASK信号解调的VerilogHDL设计
5.5.3 FPGA实现后的仿真测试
5.6 符号判决门限的FPGA实现
5.6.1 确定ASK解调后的判决门限
5.6.2 判决门限模块的VerilogHDL设计
5.6.3 FPGA实现后的仿真测试
5.7 锁相环位同步技术的FPGA实现
5.7.1 位同步技术的工作原理
5.7.2 位同步顶层模块的VerilogHDL设计
5.7.3 双相时钟信号的VerilogHDL实现
5.7.4 微分鉴相模块的VerilogHDL实现
5.7.5 单稳触发器的VerilogHDL实现
5.7.6 控制及分频模块的VerilogHDL实现
5.7.7 FPGA实现及仿真测试
5.8 ASK解调系统的FPGA实现及仿真
5.8.1 完整解调系统的VerilogHDL设计
5.8.2 完整系统的仿真测试
5.9 小结
参考文献

第6章 FSK调制解调技术的实现
6.1 FSK信号的调制解调原理
6.1.1 FSK信号的时域表示
6.1.2 相关系数与频谱特性
6.1.3 非相干解调原理
6.1.4 相干解调原理
6.1.5 解调方法的应用条件分析
6.2 FSK调制解调的MATLAB仿真
6.2.1 不同调制度的FSK信号仿真
6.2.2 非相干解调FSK仿真
6.2.3 相干解调FSK仿真
6.3 FSK调制信号的FPGA实现
6.3.1 FSK信号的产生方法
6.3.2 FSK调制信号的VerilogHDL设计
6.3.3 FPGA实现后的仿真测试
6.4 FSK解调的FPGA实现
6.4.1 解调模型及参数设计
6.4.2 解调FSK信号的VerilogHDL设计
6.4.3 FPGA实现后的仿真测试
6.5 MSK信号产生原理
6.5.1 MSK信号时域特征
6.5.2 MSK信号频谱特性
6.5.3 MSK信号的产生方法
6.6 MSK调制信号的FPGA实现
6.6.1 实例参数及模型设计
6.6.2 MSK调制信号的VerilogHDL设计及仿真
6.7 MSK解调原理
6.7.1 延迟差分解调
6.7.2 平方环相干解调
6.8 MSK解调的MATLAB仿真
6.8.1 仿真模型及参数说明
6.8.2 平方环解调MSK的MATLAB仿真
6.9 平方环的FPGA实现
6.9.1 锁相环的工作原理
6.9.2 平方环的工作原理
6.9.3 平方环路性能参数设计
6.9.4 平方环的VerilogHDL设计
6.9.5 FPGA实现后的仿真测试
6.10 MSK解调的FPGA实现
6.10.1 MSK解调环路参数设计
6.10.2 顶层模块的VerilogHDL设计
6.10.3 脉冲成形及解调模块的VerilogHDL设计
6.10.4 FPGA实现后的仿真测试
6.11 小结
参考文献

第7章 PSK调制解调技术的实现
7.1 DPSK信号的调制解调原理
7.1.1 DPSK信号的调制原理
7.1.2 Costas环解调DPSK信号
7.1.3 DPSK调制解调的MATLAB仿真
7.2 DPSK解调的FPGA实现
7.2.1 环路性能参数设计
7.2.2 Costas环的VerilogHDL设计
7.2.3 FPGA实现后的仿真测试
7.3 DQPSK信号的调制解调原理
7.3.1 QPSK信号的调制原理
7.3.2 双比特码元差分编解码原理
7.3.3 DQPSK信号解调原理
7.3.4 DQPSK调制解调的MATLAB仿真
7.4 DQPSK调制信号的FPGA实现
7.4.1 差分编/解码的VerilogHDL设计
7.4.2 DQPSK调制信号的VerilogHDL设计
7.5 DQPSK解调的FPGA实现
7.5.1 极性Costas环的VerilogHDL设计
7.5.2 FPGA实现后的仿真测试
7.5.3 调整跟踪策略获取良好的跟踪性能
7.5.4 完整的DQPSK解调系统设计
7.5.5 DQPSK解调系统的仿真测试
7.6 调制解调原理
7.6.1 信号的调制原理
7.6.2 匹配滤波器与成形滤波器
7.6.3 信号的差分解调原理
7.6.4 调制解调的MATLAB仿真
7.7 调制解调的FPGA实现
7.7.1 基带编码的VerilogHDL设计
7.7.2 差分解调的VerilogHDL设计
7.7.3 FPGA实现后的仿真测试
7.8 小结
参考文献

第8章 QAM调制解调技术的FPGA实现
8.1 QAM信号的调制解调原理
8.1.1 QAM调制解调系统组成
8.1.2 差分编码与星座映射
8.1.3 QAM调制解调的MATLAB仿真
8.2 QAM编/解码的FPGA实现
8.2.1 编码映射的VerilogHDL设计
8.2.2 解码模块的VerilogHDL设计
8.2.3 FPGA实现后的仿真测试
8.3 QAM载波同步的FPGA实现
8.3.1 QAM载波同步原理
8.3.2 极性判决法载波同步的FPGA实现
8.3.3 DD算法载波同步的FPGA实现
8.4 插值算法位同步技术原理
8.4.1 位同步技术分类及组成
8.4.2 内插滤波器原理及结构
8.4.3 Gardner误差检测算法
8.4.4 环路滤波器与数控振荡器
8.5 插值算法位同步技术的MATLAB仿真
8.5.1 设计环路滤波器系数
8.5.2 分析位定时算法MATLAB仿真程序
8.5.3 完整的QAM位定时算法仿真
8.6 插值算法位同步技术的FPGA实现
8.6.1 顶层模块的VerilogHDL设计
8.6.2 插值滤波模块的VerilogHDL设计
8.6.3 误差检测及环路滤波器模块的VerilogHDL设计
8.6.4 数控振荡器模块的VerilogHDL设计
8.6.5 FPGA实现后的仿真测试
8.7 小结
参考文献

第9章 扩频调制解调技术的FPGA实现
9.1 扩频通信的基本原理
9.1.1 扩频通信的概念
9.1.2 扩频通信的种类
9.1.3 直扩系统工作原理
9.2 直扩调制信号MATLAB仿真
9.2.1 伪码序列的产生原理
9.2.2 MATLAB仿真直扩调制信号
9.3 直扩信号调制的FPGA实现
9.3.1 伪码模块的VerilogHDL设计
9.3.2 扩频调制模块的VerilogHDL设计
9.4 伪码同步的一般原理
9.4.1 滑动相关捕获原理
9.4.2 延迟锁相环跟踪原理
9.5 伪码同步算法设计及仿真
9.5.1 同步算法设计
9.5.2 捕获及跟踪门限的MATLAB仿真
9.6 伪码同步的FPGA实现
9.6.1 顶层模块的VerilogHDL设计
9.6.2 伪码产生模块的VerilogHDL设计
9.6.3 相关积分模块的VerilogHDL设计
9.6.4 伪码相位调整模块的VerilogHDL设计
9.6.5 FPGA实现后的仿真测试
9.7 直扩解调系统的FPGA实现
9.7.1 Costas载波环的VerilogHDL设计
9.7.2 FPGA实现后的仿真测试
9.8 小结
参考文献

　　《数字调制解调技术的MATLAB与FPGA实现：Altera/Verilog版》
　　通常人们的普遍心理是，通信中数据传输最好不要有差错，越精确越好。但过去由于模拟线路特性不良，以及外来的干扰等原因，在传输数据时，极有可能出现差错。在数字通信中可以采用差错控制技术，能自动发现差错且立即校正，并改善传输质量。数字通信中的差错控制方法主要有自动请求重发（Automatic Repeat—reQuest，ARQ）和前向纠错（Forward Error Correction，FEC）两种。
　　在ARQ方式中，接收端检测出有差错时，就设法通知发送端重发，直到收到正确的码字为止。为了捕捉这些错误，发送端调制解调器对即将发送的数据执行一次数学运算，并将运算结果连同数据一起发送出去，接收数据的调制解调器对它接收到的数据执行同样的运算，并将两个结果进行比较。如果数据在传输过程中被破坏，则两个结果就不一致，接收数据的调制解调器就请发送端重新发送数据。ARQ方式使用检错码，但必须有双向信道才可能将差错信息反馈到发送端，发送端需要存放以备重发的数据缓冲区。
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