VilogHDL数字系统设计原理与实践建民机械工业 pdf下载

基本*息

书名：Vilog HDL数字 设 原理与实践

价：59.80元

作者： 建

出版社： 械工 出版社

出版日期：2018-05-01

ISBN：9787111595823

字数：

页码：

版次：1

装帧： 装-胶订

开本：16开

商品重量：0.4kg

编辑推荐

资源： 子 案
本书 ：
★ 本书坚持“用语言、讲设 、重实践” 建设思路，打 传 材以介绍硬件描述语言语法或者软件使用为重点 传 ，以数字 路结构为 线安排 学内容，通过 量完整、 范 设 实例介绍基于Vilog HDL 寄存器传输级（Regist Transf Level，RTL）数字 路设 基本概念 实 法。


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内容提要

《Vilog HDL数字 设 原理与实践》从应用角度出发，详细介绍了利用硬件描述语言进行数字 路设 基本原理、基本概念 设 法，包括VilogHDL语法基础、组合逻辑 路、 则时序逻辑 路、有限状态 及数据通 设 ，静态时序分析及跨时 域数据传输 基本概念、设 法及应用。全书通过 量、完整、 范 设 实例演 各类数字 路 设 过程 描述 法。每章 有习题，以指导读者深入地进行学习。本书既可以作为 子科学与技*、 成 路设 相关 本科、研究*数字 成 路前端设 材，也可作为 子*息、 气工程 自动化相关 FPGA应用设 课程 材使用。

目录

目录
前言
1章数字 设 概述
1.1引言
1.2模拟 路 数字 路
1.2.1模拟*号 数字*号
1.2.2模数转换
1.2.3模拟 路 数字 路
1.3数字 路设
1.3.1数字 路与
1.3.2数字 路设 流程
1.4硬件描述语言
1.5习题 思考题
2章数字 路基础
2.1变量 函数
2.2基本逻辑关
2.2.1逻辑与
2.2.2逻辑或
2.2.3逻辑
2.3逻辑门 数字 路
2.3.1晶 管
2.3.2逻辑门
2.3.3逻辑 路 表
2.4布尔 数 诺图
2.4.1布尔 数
2.4.2小项 义及其*质
2.4.3 诺图法化简逻辑函数
2.5CMOS逻辑门 路
2.5.1NMOS逻辑门
2.5.2CMOS逻辑门
2.6设 实
2.6.1标准芯*
2.6.2可编程逻辑器件
2.6.3全 芯*、标准 元 门阵列
2.7习题 思考题
3章Vilog HDL硬件描述语言
3.1基本概念
3.1.1模块
3.1.2空白 注释
3.1.3关键字
3.1.4标识符
3.2数据类型
3.2.1四值逻辑
3.2.2线* 变量
3.2.3有符号 无符号数
3.3层次化设
3.3.1设 法学
3.3.2模块实例
3.3.3端 接 则
3.4门级描述
3.4.1多输入门
3.4.2多输出门
3.4.3三态门
3.4.4门阵列实例
3.5任务 函数
3.5.1任务
3.5.2函数
3.5.3任务 函数 区别
3.5.4设 实例：格 码 数器
3.6可重用设
3.6.1宏 义
3.6.2条件编译
3.6.3参数
3.7习题 思考题
4章组合逻辑 路设
4.1组合逻辑 路
4.2 续赋值语句
4.3组合逻辑always块
4.4Vilog HDL 作符
4.4.1表达式
4.4.2 作数
4.4.3 作符
4.4.4 作符优先级
4.5if语句
4.5.1基本语法
4.5.2设 实例
4.6case语句
4.6.1基本语法
4.6.2设 实例
4.7决策树
4.7.1full case parallel case
4.7.2优先结构路由*络
4.7.3并列结构路由*络
4.8组合逻辑 路设 实例
4.8.1有符号加法器
4.8.2移位器
4.8.3三态逻辑
4.8.4浮点数加法器
4.8.5组合逻辑乘法器
4.9设 优化
4.9.1 作符共享
4.9.2布局相关 路
4.9.3功 共享
4.10组合逻辑 路 设 要点
4.10.1组合逻辑 路设 常见错误
4.10.2组合逻辑 路设 则
4.11组合逻辑 路Testbench
4.11.1 逻辑 构成
4.11.2组合逻辑 路Testbench实例
4.12习题 思考题
5章 则时序逻辑 路设
5.1时序逻辑 路
5.1.1时序逻辑 路结构及工作过程
5.1.2时序逻辑 路 描述
5.2基本存储元件
5.2.1D锁存器
5.2.2D触发器
5.2.3寄存器 寄存器*件
5.3 则时序逻辑 路设 实例
5.3.1 数器
5.3.2移位寄存器
5.3.3线* 馈移位寄存器
5.3.4同步 FIFO
5.4循环语句
5.4.1for循环语句
5.4.2while语句
5.5*成语句
5.5.1循环*成语句
5.5.2条件*成语句
5.5.3case*成语句
5.6时序逻辑 路Testbench
5.7设 陷阱
5.7.1阻塞赋值 非阻塞赋值
5.7.2组合逻辑环
5.7.3异步*号 误用
5.7.4门控时 误用
5.7.5导出时 使用
5.8习题 思考题
6章有限状态 设 原理
6.1有限状态
6.1.1米利状态 摩尔状态
6.1.2边沿检测 路
6.1.3米利状态 摩尔状态 较
6.2状态转换图 算法状态 图
6.2.1状态转换图
6.2.2算法状态 图
6.3有限状态 时序
6.4状态赋值
6.4.1未用状态 处理
6.4.2状态赋值对 路 响
6.4.3 前输出 路
6.5有限状态 实
6.5.1 码风格
6.5.2Vilog HDL状态赋值
6.5.3两段式always块
6.5.4多段式always块
6.5.5一段式always块
6.6设 实例
6.6.1序列检测器
6.6.2键盘扫描 路
6.6.3仲裁 路
6.6.4BCD码余3码转换 路
6.7习题 思考题
7章有限状态 设 实践
7.1轨 车控 器
7.1.1问题描述
7.1.2轨 车运行 向输出*号
7.1.3开关位置输出*号
7.1.4传感器输入*号
7.1.5设 实
7.2飞 起落架控 器
7.2.1问题描述
7.2.2设 实
7.3存储器控 器
7.3.1SRAM读写时序
7.3.2SRAM控 器数据通
7.3.3SRAM控 器控 通
7.4通用异步收发器UART
7.4.1接收模块
7.4.2发送模块
7.5习题 思考题
8章时序分析基础
8.1组合逻辑 路 传播 迟
8.1.1组合逻辑 路传播 迟 义
8.1.2传播 迟产* 后果
8.1.3传播 迟 算
8.2时序逻辑 路 传播 迟
8.2.1引 到引 迟路径
8.2.2输入到寄存器数据输入 迟路径
8.2.3时 到输出 迟路径
8.2.4寄存器到寄存器 迟路径
8.2.5时序逻辑 路 高工作频率
8.2.6建立时间 保持时间 调整
8.3提高 路 高工作频率
8.4调整 路 建立时间 保持时间
8.5同步 路 时序分析 法
8.5.1建立时间 高工作频率
8.5.2保持时间
8.5.3输出相关 时序参数
8.5.4输入相关 时序参数
8.6带有时 偏斜 况 时序分析
8.6.1时 偏斜对同步设 响
8.6.2时 偏斜对于建立时间 高时 频率 响
8.6.3时 偏斜对保持时间约束 响
8.7习题 思考题
9章数据通 设 原理
9.1数据通
9.2寄存器传输级设
9.2.1算法
9.2.2数据流模型
9.2.3寄存器传输级设
9.3FSMD设 原理
9.3.1寄存器传输 作
9.3.2数据通
9.3.3控 通
9.4FSMD设
9.4.1ASMD图
9.

作者介绍

*摘

序言