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VIVADO从此开始阶篇)计算机与互联网高亚军 pdf下载
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内容简介
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| 商品基本信息，请以下列介绍为准 | ||
| 商品名称： | VIVADO从此开始阶篇) | |
| 作者： | 高亚军 | |
| 定价： | 56.0 | |
| 出版社： | 电子工业出版社 | |
| 出版日期： | 2020-01-01 | |
| ISBN： | 9787121373527 | |
| 印次： | ||
| 版次： | ||
| 装帧： | 开本： | 26开 |
| 内容简介 | |
| 全书共七章，力图帮助读者了解Vivado 2018版本的新特性，同时理解并掌握UltraFast设计方法学。UltraFast方法学是实践经验的总结，涉及板级规划、设计流程、代码风格、时序约束、时序收敛等方面。本书围绕后三个方行阐述。此外，针对被越来越广泛使用的SSI器件，本书也介绍了相应的设计指南，例如，如何在早行设计规划、如何对跨die信行处理、如何使用LAGUNA寄存器、如何对基于SSI器件的设行分析等。除此之外，作者也根据实践经验总结了一些常用的技巧，尽可能地帮助读者提率。 |
| 目录 | |
| 第1章 综合阶段1 1.1 综合设置分析1 1.1.1 ?flatten_hierarchy1 1.1.2 ?control_set_opt_threshold2 1.1.3 ?no_lc4 1.1.4 ?keep_equivalent_registers4 1.1.5 ?resource_sharing6 1.1.6 ?gated_clock_conversion7 1.1.7 ?fanout_limit9 1.1.8 ?shreg_min_size和?no_srlextract10 1.1.9 ?fsm_extraction13 1.2 综合属性分析14 1.2.1 ASYNC_REG14 1.2.2 MAX_FANOUT16 1.2.3 SRL_STYLE和SHREG_EXTRACT18 1.2.4 USE_DSP21 1.2.5 RAM_STYLE和ROM_STYLE23 1.2.6 EXTRACT_ENABLE和EXTRACT_RESET24 1.2.7 MARK_DEBUG26 1.3 模块化综合技术27 1.3.1 模块化综合技术概述27 1.3.2 模块化综合技术的应用场景29 1.4 OOC综合方式30 第2章 实现阶段33 2.1 实现阶段的子步骤33 2.2 关于逻辑优化33 2.2.1 基本优化33 2.2.2 优化MUX34 2.2.3 优化LUT34 2.2.4 优化移位寄存器35 2.2.5 优位链36 2.2.6 优化控制集37 2.2.7 优化扇出38 2.3 关于布局38 2.4 关于物理优化39 2.4.1 基本优化39 2.4.2 交互式物理优化39 2.5 关于布线41 2.5.1 优先对关键路径布线41 2.5.2 查看布线报告42 2.6 关于增量实现43 2.7 关于ECO44 2.7.1 什么是ECO44 2.7.2 ECO流程45 2.7.3 ECO应用案例：替换ILA待测信号46 第3章 设计51 3.1 使用触发器51 3.1.1 同步复位与异步复位51 3.1.2 触发器的初始值53 3.1.3 锁存器54 3.2 使用LUT55 3.2.1 LUT用作逻辑函数发生器55 3.2.2 LUT用作移位寄存器59 3.2.3 LUT用作分布式RAM61 3.3 使用Block RAM63 3.3.1 Block RAM的基本结构63 3.3.2 Block RAM的性能与功耗65 3.4 使用UltraRAM67 3.4.1 UltraRAM的基本结构67 3.4.2 UltraRAM的读写作方式70 3.4.3 UltraRAM的实例化方式70 3.5 使用DSP48E273 3.5.1 DSP48E2的基本结构73 3.5.2 DSP48E2的性能与功耗74 3.6 使用MMCM76 3.6.1 MMCM的基本功能76 3.6.2 MMCM的功耗与输出时钟的抖动78 3.7 设计异步跨时钟域电路80 3.7.1 单bit异步跨时钟域电路80 3.7.2 多bit异步跨时钟域电路82 第4章 时序约束83 4.1 管理约束83 4.1.1 约束文件83 4.1.2 4种时序路径85 4.1.3 4个步骤完成时序约束85 4.2 时钟周期约束87 4.2.1 主时钟周期约束87 4.2.2 生成时钟周期约束89 4.2.3 对同一时钟源添加多个时钟周期约束91 4.2.4 调整时钟特性约束93 4.3 I/O延迟约束93 4.4 时序例外路径约束95 4.4.1 多周期路径约束95 4.4.2 伪路径约束99 4.4.3 /延迟约束101 4.4.4 时序例外路径约束的指导原则102 4.5 使用create_generated_clock103 4.6 使用set_clock_groups105 4.7 调试约束108 4.7.1 了解约束的优先级108 4.7.2 了解约束文件的属性和编译顺序110 4.7.3 借助TCE调试约束112 4.7.4 借助Tcl命令调试约束113 4.8 案例分析114 第5章 时序收敛116 5.1 时序收敛的标准116 5.1.1 检查约束116 5.1.2 检查建立时间裕量117 5.2 基线设计117 5.3 分析时序违例121 5.3.1 分析时序违例的可能原因121 5.3.2 确定时序违例的根本原因125 5.3.3 分析逻辑级数128 5.3.4 分析数据路径延迟128 5.3.5 分析时钟歪斜129 5.4 解决时序违例129 5.4.1 降低逻辑延迟129 5.4.2 降低布线延迟131 5.4.3 降低时钟歪斜134 5.4.4 降低时钟不确定性136 5.5 时序收敛技术137 5.5.1 面向模块的综合技术137 5.5.2 逻辑级数138 5.5.3 控制集138 5.5.4 高扇出网线141 5.5.5 路径优先级142 5.5.6 保持时间违例143 5.5.7 实现策略144 5.5.8 多次迭代145 5.5.9 过约束145 5.5.10 增量编译146 5.5.11 手工布局146 5.5.12 复用布局147 第6章 SSI器件设计148 6.1 SSI器件设计面临的挑战148 6.2 SSI器件的基本结构150 6.2.1 SLR架构150 6.2.2 跨die资源152 6.3 SSI器件的设计规划154 6.3.1 数据流154 6.3.2 设计层次155 6.3.3 跨die路径160 6.4 SSI器件的设计分析163 6.4.1 资源分析163 6.4.2 时序分析165 第7章 应用技巧168 7.1 界面作168 7.1.1 快捷键168 7.1.2 Dashboard按钮173 7.1.3 各类报告175 7.1.4 Schematic视图176 7.1.5 Device视图179 7.2 工程管理181 7.2.1 揭秘DCP181 7.2.2 复制工程183 7.2.3 复制IP185 7.3 资源利用率报告分析185 7.3.1 Block RAM的利用率185 7.3.2 LUT和LUTRAM的区别186 7.3.3 LUT的个数187 7.3.4 report_utilization命令的功能190 7.4 时序报告分析192 7.4.1 生成时序报告192 7.4.2 阅读时序报告194 7.5 Tcl命令应用197 7.5.1 report_high_fanout_nets197 7.5.2 report_design_analysis200 7.5.3 report_qor_suggestions203 7.5.4 report_failfast206 7.6 其他技巧207 7.6.1 设置多线程207 7.6.2 复用Block的位置信息208 7.6.3 获取Package Delay209 7.6.4 快速生成IBIS模型210 7.6.5 使用MAX_FANOUT211 后记213 |
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