深入浅出玩转FPGA第三版第3版吴厚航北京航空航天出版藏经阁丛书 pdf下载

基本信息

书    名

  深入浅出玩转FPGA 第3版

外文书名

出版社

  北京航空航天大学出版社

作    者

  吴厚航

定    价

  55.00元

出版时间

  2017.05

I S B N

  9787512423794

套装书

  否

重    量

  KG

装    帧

  平装

版    次

  3

字    数

  448000

页    数

  319

开      本

  16开

内容简介

《深入浅出玩转FPGA(第3版)》收集整理了作者在FPGA项目实践中的经验点滴。书中既有常用FPGA设计方法和技巧的探讨，引领读者掌握FPGA设计的精髓；也有很多生动的项目案例分析，帮助读者加深对重要知识点的理解，并且这些案例大都以特定的工程项目为依托，有一定的借鉴价值。此外，《深入浅出玩转FPGA(第3版)》还有多个完整的项目工程实例，让读者从系统角度理解FPGA的开发流程。《深入浅出玩转FPGA(第3版)》从工程实践出发，旨在引领读者学会如何在FPGA的开发设计过程中发现问题、分析问题并解决问题。

目    录

第一部分基础普及
笔记1初识FPGA
一、关于FPGA的一些基本概念
二、关于FPGA的基本结构
笔记2应用领域
一、逻辑黏合与实时控制
二、信号采集处理与协议实现
三、原型验证系统、片上系统与其他应用
笔记3开发流程
一、需求分析到模块划分
二、设计输入到综合优化
三、实现到时序收敛
四、仿真测试到板级调试
第二部分基本语法
笔记4语法学习的经验之谈
笔记5可综合的语法子集
一、模块声明类语法：module
二、端口声明：input，output，1nout
三、参数定义：parameter
四、信号类型：wire，reg等
五、比较判断：if
六、循环语句：for
七、任务定义：task
八、连续赋值：assign，问号表达式（？：）
九、always模块
十、运算操作符
十一、赋值符号：=和＜=
笔记6代码书写规范
一、代码书写规范
二、标识符
三、格式
四、注释
笔记7代码风格
一、代码风格概述
二、寄存器电路的设计方式
三、同步以及时钟的设计原则
四、双向引脚的控制代码
五、提升系统性能的代码风格
第三部分设计技巧与思想
笔记8漫谈状态机设计
一、状态机的基本概念
二、3种不同状态机写法
笔记9复位设计
一、异步复位与同步复位
二、复位与亚稳态
三、异步复位、同步释放
四、PLL配置后的复位设计
笔记10FPGA重要设计思想及工程应用
一、速度和面积互换原则
二、乒乓操作及串／并转换设计
三、流水线设计
四、逻辑复制与模块复用
五、模块化设计
六、时钟设计技巧
笔记11基于FPGA的跨时钟域信号处理
一、同步设计思想
二、单向控制信号检测
三、专用握手信号
四、搞定亚稳态
五、借助于存储器
第四部分仿真测试
笔记12简单的Testbench设计
一、Testbench概述
二、基本Testbench的搭建
笔记13Testbench书写技巧
一、封装有用的子程序
二、关于变量的定义
三、HDL的并行性
四、结构化Testbench
五、读／写紊乱状态
六、防止同时调用task
笔记14测试用例设计
一、模拟串口自收发通信
二、乘法器全覆盖测试
三、可重用MCU读／写设计
第五部分时序分析
笔记15时序分析基础
一、基本的时序分析理论
二、时钟、建立时间和保持时间
三、基本时序路径分析
四、reg2reg路径的时序分析
笔记16reg2pin时序分析案例
笔记17pin2reg时序分析案例
笔记18基于TimeQuest的时序分析
一、从TechnologyMapViewer分析ClockSetupSlack
二、基于TimeQuest的reg2reg之Th分析
三、添加时序例外
四、多周期约束的基本用法
五、QuartusⅡ流水线均衡负载设置实例
六、读SRAM时序约束分析
七、源同步接口的时序模型
八、recovery时序优化一例
九、基于ChipPlanner的时序优化一例
第六部分实践经验与感悟
笔记19系统架构思想
一、FPGA到底能做什么
二、DMA无处不在
三、图片显示速度测试报告
四、仲裁逻辑设计要点
五、硬件加速：用起来很美
六、数据吞吐量预估一例
七、秒杀FPGA片间通信
八、FPGA+CPU：并行处理大行其道
笔记20实践应用技巧
一、被综合掉的寄存器
二、Verilog中宏定义位宽带来的问题
三、Verilog代码可移植性设计
四、Cyclone器件全局时钟尽在掌控
五、CycloneⅢ原型开发调试
六、M4K使用率
七、榨干FPGA片上存储资源
八、存储器实现方式转换
九、关于MAXⅡ上电和复位的一点讨论
十、基于AlteraFPGA的LVDS配置实例
十一、用FPGA的差分输入实现A／D转换
十二、守株待兔，收效显著
笔记21板级调试
一、复用引脚，陷阱多多
二、EPCS芯片的信号完整性问题
三、都是I／O弱上拉惹的祸
四、被忽略的硬件常识——I／O电气特性
五、PLL专用输出引脚带来的反思
六、毛刺滤波的一些方法
七、基于FPGA的LVDS差分阻抗设计应用实例
八、使用FPGA时钟展频技术搞定RE测试
……
第七部分项目案例
第八部分网络杂文
参考文献